BGA、TAB、零件、封装及Bonding制程 (ZT)
1、Active parts(Devices) 主动零件/ ?5 L2 \- h& |2 ]
指半导体类之各种主动性集成电路器或晶体管，相对另有 Passive﹣Parts被动零件，如电阻器、电容器等。 ' k) O! x& F3 i% B
1 ]5 l" @9 G) S3 j+ L2 R2、Array 排列，数组8 [# ?, q1 J" y- Y' ]1 ]4 m
系指通孔的孔位，或表面黏装的焊垫，以方格交点式着落在板面上(即矩阵式)的数组情形。常见"针脚格点式排列"的插装零件称为 PGA(Pin Grid Array)，另一种"球脚格点矩阵式排列"的贴装零件，则称为 BGA(Ball Grid Array)。
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3、ASIC 特定用途的集成电路器1 W- }' A7 N4 {
Application-Specific Integrated Circuit，如电视、音响、录放机、摄影机等各种专用型订做的 IC 即是。 % T8 x8 V5 E2 E) w0 ~
* V4 B. \2 m6 n+ C0 r4 ?( Q( x& Z4、Axial-lead 轴心引脚
+ J V6 Q" d- g* ` V4 d指传统圆柱式电阻器或电容器，均自两端中心有接脚引出，用以插装在板子通孔中，以完成其整体功能。
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5、Ball Grid Array 球脚数组(封装)
+ ?; b4 [! T! H& |6 D: |$ L是一种大型组件的引脚封装方式，与 QFP的四面引脚相似，都是利用SMT锡膏焊接与电路板相连。其不同处是罗列在四周的"一度空间"单排式引脚，如鸥翼形伸脚、平伸脚、或缩回腹底的J型脚等；改变成腹底全面数组或局部数组，采行二度空间面积性的焊锡球脚分布，做为芯片封装体对电路板的焊接互连工具。BGA是 1986年Motorola公司所开发的封装法，先期是以 BT有机板材制做成双面载板(Substrate)，代替传统的金属脚架(Lead Frame)对 IC进行封装。BGA最大的好处是脚距 (Lead Pitch)比起 QFP要宽松很多，目前许多QFP的脚距已紧缩到 12.5mil 甚至 9.8mil 之密距 (如 P5 笔记型计算机所用 Daughter Card 上 320 脚 CPU 的焊垫即是，其裸铜垫面上的焊料现采 Super Solder法施工)，使得PCB的制做与下游组装都非常困难。但同功能的CPU若改成腹底全面方阵列脚的BGA方式时，其脚距可放松到 50 或60mil，大大舒缓了上下游的技术困难。目前BGA约可分五类，即：(1)塑料载板(BT)的 P-BGA(有双面及多层)，此类国内已开始量产。(2)陶瓷载板的C-BGA(3)以TAB方式封装的 T-BGA(4)只比原芯片稍大一些的超小型m-BGA(5)其它特殊 BGA ，如 Kyocera 公司的 D-Bga (Dimpled) ,olin的M-BGA及 Prolinx公司的V-BGA等。后者特别值得一提，因其产品首先在国内生产，且十分困难。做法是以银膏做为层间互连的导电物料，采增层法(Build Up)制做的 V-BGA (Viper) ，此载板中因有两层厚达10mil以上的铜片充任散热层，故可做为高功率(5～6W)大型IC的封装用途。 + D0 |( g0 u# Y4 ^
$ w# E% d# E2 j* I$ b6、Bare Chip Assembly 裸体芯片组装) i+ f* I' y: g% x3 z \
从已完工的晶圆(Water)上切下的芯片，不按传统之 IC 先行封装成体，而将芯片直接组装在电路板上，谓之 Bare Chip Assembly。早期的 COB (Chip on Board)做法就是裸体芯片的具体使用，不过 COB 是采芯片的背面黏贴在板子上，再行打线及胶封。而新一代的 Bare Chip 却连打线也省掉，是以芯片正面的各电极点，直接反扣熔焊在板面各配合点上，称为 Flip Chip 法。或以芯片的凸块扣接在 TAB 的内脚上，再以其外脚连接在 PCB 上。此二种新式组装法皆称为 "裸体芯片" 组装，可节省整体成本约 30% 左右。
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7、Beam Lead 光芒式的平行密集引脚
0 h; U( m4 Q* G4 L" |: y j. X0 ` c* V是指"卷带自动结合"(TAB)式的载体引脚，可将裸体芯片直接焊接在TAB的内脚上，并再利用其外脚焊接在电路板上，这种做为芯片载体的梁式平行密集排列引脚，称为 Beam Lead。
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8、Bonding Wire 结合线- l! ], Q' `# D0 H1 g+ N
指从 IC 内藏的芯片与引脚整间完成电性结合的金属细线而言，常用者有金线及铝线，直径在 1-2mil之间。
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9、Bump 突块5 k. F3 p2 R6 X- K$ `
指各种突起的小块，如杜邦公司一种 SSD 制程(Selective Solder Deposit)中的各种 Solder Bump 法，即"突块"的一种用途(详见电路板信息杂志第 48 期P.72)。又，TAB 之组装制程中，芯片(Chip)上线路面的四周外围，亦做有许多小型的焊锡或黄金"突块"(面积约 1μ2 )，可用以反扣覆接在 TAB 的对应内脚上，以完成"晶粒"(Chip)与"载板"(PCB)各焊垫的互连。此"突块"之角色至为重要，此制程目前国内尚未推广。 3 v8 ?5 c0 F( ?: Z( ]
! p6 s% v/ L* W* v6 b5 b10、Bumping Process凸块制程1 Z) {+ ?- J5 m: C( w& [: x/ w' n
指在线路完工的晶圆表面，再制做上微小的焊锡凸块(或黄金凸块)，以方便下游进行 TAB与Flip Chip等封装与组装制程。这种尺寸在1mm左右的微小凸块，其制作技术非常困难，国内至今尚未投入生产。 : T" H& y. S* M5 ]2 j9 T
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11、C4 Chip Joint，C4芯片焊接
0 _1 q5 d6 D, y" Y+ S利用锡铅之共融合金(63/37) 做成可高温软塌的凸球，并定构于芯片背面或线路正面，对下游电路板进行"直接安装"(DCA)，谓之芯片焊接。C4为IBM公司二十多年前所开故的制程，原指"对芯片进行可控制软塌的芯片焊接"(Controlled Collapsed Chip Connection)，现又广用于 P-BGA对主机板上的组装焊接，是芯片连接以外的另一领域塌焊法。
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) E9 D6 I8 t. m+ X) r4 m/ w; F& n3 s12、Capacitance 电容7 d& q6 A; _0 Q! _3 ]- j( J- \
当两导体间有电位差存在时，其介质之中会集蓄电能量，些时将会有"电容"出现。其数学表达方式C＝Q／V，即电容(法拉)＝电量(库伦)／电压(伏特)。若两导体为平行之平板(面积 A)，而相距 d，且该物质之介质常数(Dielectric Constant)为ε时，则C＝εA／d。故知当A、d不变时，介质常数愈低，则其间所出现的电容也将愈小。
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13、Castallation堡型集成电路器6 l d5 [( }, V+ f4 v( D$ o
是一种无引脚大型芯片(VLSI)的瓷质封装体，可利用其各垛口中的金属垫与对应板面上的焊垫进行焊接。此种堡型 IC 较少用于一般性商用电子产品，只有在大型计算机或军用产品上才有用途。 ! g. \- V1 v) \+ s" ~; P
- e9 _6 N1 d$ u# V14、Chip Interconnection芯片互连$ D. b3 M0 e5 F: b+ C
指半导体集成电路(IC)内心脏部份之芯片(Chip)，在进行封装成为完整零件前之互连作业。传统芯片互连法，是在其各电极点与引脚之间采打线方式 (Wire Bonding) 进行；后有"卷带自动结合"(TAB)法；以及最先进困难的"覆晶法" (Flip Chip)。后者是近乎裸晶大小的封装法(CSP)，精密度非常高。 3 Q& e1 ?( u. [
. h5 z8 C5 p" y+ n. |15、Chip on Board 芯片黏着板 8 ~. @ \5 y/ k: g
是将集成电路之芯片，以含银的环氧树脂胶，直接贴合黏着在电路板上，并经由引脚之"打线"(Wire Bonding)后，再加以适当抗垂流性的环氧树脂或硅烷(Silicone)树脂，将 COB 区予以密封，如此可省掉集成电路的封装成本。一些消费级的电子表笔或电子表，以及各种定时器等，皆可利用此方式制造。该次微米级的超细线路是来自铝膜真空蒸着(Vacuum Deposit)，精密光阻，及精密电浆蚀刻(Plasma Etching)法所制得的晶圆。再将晶圆切割而得单独芯片后，并续使晶粒在定架中心完成焊装(Die Bond)后，再经接脚打线、封装、弯脚成型即可得到常见的 IC。其中四面接脚的大型 IC(VLSI)又称"Chip Carrier芯片载体"，而新式的 TAB 也是一种无需先行封装的"芯片载体"。又自 SMT 盛行以来，原应插装的电阻器及电容器等，为节省板面组装空间及方便自动化起见，已将其卧式轴心引脚的封装法，更改而为小型片状体，故亦称为片状电阻器 Chip Resistor ，或片状电容器 Chip Capacitor等。又，Chips是指钻针上钻尖部份之第一面切削刃口之崩坏，谓之Chips。
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5 A% }2 Q" Q( q. ?- r5 T16、Chip On Glass晶玻接装(COG) (芯片对玻璃电路板的直接安装)
% M; E/ I: a7 i液晶显像器 (LCD) 玻璃电路中，其各ITO(Indium Tin Oxide)电极，须与电路板上的多种驱动 IC互连，才能发挥显像的功能。目前各类大型IC仍广采QFP封装方式，故须先将 QFP安装在PCB上，然后再用导电胶(如Ag/Pd膏、Ag膏、单向导电胶等) 与玻璃电路板互连结合。新开故的做法是把驱动用大型IC (Driver LSI)的Chip，直接用"覆晶"方式扣装在玻璃板的ITO电极点上，称为 COG法，是一很先进的组装技术。类似的说法尚有COF(Chip on Film)等。Conformal Coating 贴护层，护形完成零件装配的板子， 为使整片板子外形受到仔细的保护起见，再以绝缘性的涂料予以封护涂装，使有更好的信赖性。一般军用或较高层次的装配板，才会用到这种外形贴护层。
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17、Chip 晶粒、芯片、片状1 u1 S% U7 n# _& a, a: g6 `; B
各种集成电路(IC)封装体的心脏位置处，皆装有线路密集的晶粒(Dies)或芯片(Chip)，此种小型的"线路片"，是从多片集合的晶圆(Wafer)上所切割而来。
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$ P4 Q! t+ Y0 M" l. |: ]0 @, M18、Daisy Chained Design菊瓣环设计8 G8 B8 t8 W! W# O3 O& w7 N6 `
指由四周"矩垫"紧密排列所组成之方环状设计，如同菊瓣依序罗列而成的花环。常见者如芯片外围之电极垫，或板面各式QFP之焊垫均是。 # r) U2 \1 x- i3 c$ A* U
$ C* R- X8 Z; U+ e- ?* K2 v19、Device 电子组件5 z: K1 ^+ @+ x- t
是指在一独立个体上，可执行独立运作的功能，且非经破坏无法再进一步区分其用途的基本电子零件。 0 R3 k! U' T" [. H" H
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20、Dicing芯片分割+ t6 x# P1 R% f0 M$ {/ r: o
指将半导体晶圆(Wafer)，以钻石刀逐一切割成电路体系完整的芯片 (Chip)或晶粒(Die)单位，其分割之过程称为Dicing。 0 p/ J& |! R$ r
- r4 X9 x% h" h% @' _" L; U+ m21、Die Attach晶粒安装1 {+ s4 V" r! a& d( A$ u- H
将完成测试与切割后的良好晶粒，以各种方法安装在向外互连的引线架体系上(如传统的Lead Frame或新型的 BGA载板)，称为"安晶"。然后再自晶粒各输出点 (Output)与脚架引线间打线互连，或直接以凸块(Bump)进行覆晶法 (Flip Chip)结合，完成 IC的封装。上述之"晶粒安装"，早期是以芯片背面的镀金层配合脚架上的镀金层，采高温结合(T. C. Bond)或超音波结合 (U. C. Bond)下完成结合，故称为 Die Bond。但目前为了节省镀金与因应板面"直接晶粒安装"(DCA或COB)之新制程起见，已改用含银导热胶之接着，代替镀金层熔接，故改称为"Die Attach"。
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$ j, k( v' ^% {9 p2 t8 D+ _22、Die Bonding 晶粒接着) s" |' S) @" a" P# Y5 j" O8 _1 f
Die 亦指集成电路之心脏部份,系自晶圆(Wafer)上所切下一小片有线路的"晶粒"，以其背面的金层，与定架(Lead Frame)中央的镀金面，做瞬间高温之机械压迫式熔接(Thermo Compression Bonding,T.C.Bonding)。或以环氧树脂之接着方式予以固定，称为 Die Bond，完成 IC 内部线路封装的第一步。 1 \/ c- V+ n" [9 f+ Q2 y7 |7 S
& S! K6 x. \* b6 r3 l9 r9 m23、Diode 二极管
: d+ L/ ?1 Y! ?% @" i为半导体组件"晶体管"(Transistor)之一种，有两端点接在一母体上，当所施加电压的极性大小不同时，亦将展现不同导体性质。另一种"发光二极管"可代替仪表板上各种颜色的发光点，比一般灯泡省电又耐用。目前二极管已多半改成 SMT 形式，图中所示者即为 SOT-23 之解剖图。 . e3 K5 Y$ S. d! R9 i' E% @
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24、DIP(Dual Inline Package)双排脚封装体6 X) Y) b" ^2 G# z. h. A
指具有双排对称接脚的零件，可在电路板的双排对称脚孔中进行插焊。此种外形的零件以早期的各式 IC 居多，而部份"网状电阻器"亦采用之。 3 b: p" g" a( \- O
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25、Discrete Component 散装零件- b, C3 I0 P7 X) Q
指一般小型被动式的电阻器或电容器，有别于主动零件功能集中的集成电路。 ' D7 p; l' }4 Z- d6 W) O# @! r) T
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26、Encapsulating 囊封、胶囊
+ m; T! x( Z6 N0 R0 o# h" a9 }为了防水或防止空气影响，对某些物品加以封包而与外界隔绝之谓。
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, W# Y/ s5 E% j3 a. B0 k27、End Cap 封头
/ C# G( y& t h {指 SMD 一些小型片状电阻器或片状电容器，其两端可做为导电及焊接的金属部份，称为End Cap。
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6 A+ [, r1 N6 H& v" m. P28、Flat Pack 扁平封装（之零件）
( m; q7 }+ B+ B u7 g指薄形零件，如小型特殊的 IC 类，其两侧有引脚平行伸出，可平贴焊接在板面，使组装品的体积或厚度得以大幅降低，多用于军品，是SMT的先河。
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29、Flip Chip覆晶，扣晶+ x! M* f; l; R* _3 Y' O) N. J
芯片在板面上的反扣直接结合，早期称为 Facedown Bonding，是以凸出式金属接点(如Gold Bump或 Solder Bump)做连接工具。此种凸起状接点可安置在芯片上，或承接的板面上，再用 C4焊接法完成互连。是一种芯片在板面直接封装兼组装之技术 (DCA或COB)。
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30、Four Point Twisting四点扭曲法4 i/ H4 ]2 ^- m% `$ R# X6 y B
本法是针对一些黏焊在板面上的大型QFP，欲了解其各焊点强度如何的一种外力试验法。即在板子的两对角处设置支撑点，而于其它两对角处施加压力，强迫板子扭曲变形，并从其变形量与压力大小关系上，观察各焊点的强度。 ; ^, G; J9 v/ A/ E/ c
* v8 Z e7 y, @% ?3 b31、Gallium Arsenide(GaAs) 砷化镓
9 M* ?5 C: O, P) y" f是常见半导体线路的一种基板材料，其化学符号为GaAs，可用以制造高速IC组件，其速度要比以硅为芯片基材者更快。
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32、Gate Array闸极数组，闸列" O2 d( O3 g. S! D" E
是半导体产品的基本要素，指控制讯号入口之电极，习惯上称之为"闸"。 3 N* Y( ^0 S" U2 \$ _0 @
( q$ x4 _* {3 y% m% F$ r. l4 Q33、Glob Top圆顶封装体* d3 r. Q+ L1 g1 L1 Y3 o0 }0 `! T
指芯片直接安装于板面(Chip-On-Board)的一种圆弧外形胶封体(Encapsulant) 或其施工法而言。所用的封胶剂有环氧树脂、硅树脂(Silicone，又称聚硅酮) 或其等混合胶类。
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& u0 F7 A a' \8 ~* @6 @34、Gull Wing Tead 鸥翼引脚. b- n( z, J/ t0 O
此种小型向外伸出的双排脚，是专为表面黏装 SOIC 封装之用，系 1971 年由荷兰 Philips 公司所首先开发。此种本体与引脚结合的外形，很像海鸥展翅的样子，故名"鸥翼脚"。其外形尺寸目前在 JEDEC 的 MS-012 及 -013 规范下，已经完成标准化。
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35、Integrated Circuit(IC) 集成电路器
7 Q& |$ `( K/ Z# }' [( G在多层次的同一薄片基材上(硅材)，布置许多微小的电子组件(如电阻、电容、半导体、二极管、晶体管等)，以及各种微小的互连(Interconnection)导体线路等，所集合而成的综合性主动零件，简称为 I.C.。 $ h* W1 F. X& q8 h1 g) g( n& | D/ T
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36、J-Lead J 型接脚* O3 Q) m0 M, x; s
是 PLCC(Plastic Leaded Chip Carrier)"塑料晶(芯)片载体"(即 VLSI) 的标准接脚方式，由于这种双面接脚或四面脚接之中大型表面黏装组件，具有相当节省板子的面积及焊后容易清洗的优点，且未焊装前各引脚强度也甚良好不易变形，比另一种鸥翼接脚(Gull Wing Lead)法更容易维持"共面性"(Coplanarity)，已成为高脚数SMD 在封装(Packaging)及组装(Assembly)上的最佳方式。 . v6 n! n6 f; K3 O! S2 V% x
6 g+ k# p- L3 I& z( Q37、Lead 引脚，接脚) c; e, ^8 j, m8 |8 _, {, B1 n. R
电子组件欲在电路板上生根组装时，必须具有各式引脚而用以完成焊接与互连的工作。早期的引脚多采插孔焊接式，近年来由于组装密度的增加，而渐改成表面黏装式 (SMD)的贴焊引脚。且亦有"无引脚"却以零件封装体上特定的焊点，进行表面黏焊者，是为 Leadless 零件。 2 T" M9 J" L, H9 }, U& M
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38、Known Good Die (KGD)已知之良好芯片$ X8 S4 U+ u4 L0 ?8 `: h2 f7 V0 I
IC之芯片可称为Chip或Die，完工的晶圆 (Wafer)上有许多芯片存在，其等品质有好有坏，继续经过寿命试验后 (Burn-in Test亦称老化试验)，其已知电性良好的芯片称为 KGD。不过KGD的定义相当分歧，即使同一公司对不同产品或同一产品又有不同客户时，其定义也都难以一致。一种代表性说法是：「某种芯片经老化与电测后而有良好的电性品质，续经封装与组装之量产一年以上，仍能维持其良率在99. 5％以上者，这种芯片方可称KGD」。
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, K8 v2 [+ X/ P, ^, r3 o9 t8 i" J39、Lead Frame 脚架
; r7 X- g6 ?/ g: R各种有密封主体及多只引脚的电子组件，如集成电路器(IC)，网状电阻器或简单的二极管三极体等，其主体与各引脚在封装前所暂时固定的金属架，称成 Lead Frame。此词亦被称为定架或脚架。其封装过程是将中心部份的芯片(Die，或 Chip 芯片)，以其背面的金层或银层，利用高温熔接法与脚架中心的镀金层加以固定,称为 Die Bond。再另金线或铝线从已牢固的芯片与各引脚之间予以打线连通，称为 Lead Bond。然后再将整个主体以塑料或陶瓷予以封牢，并剪去脚架外框，及进一步弯脚成形，即可得到所需的组件。故知"脚架"在电子封装工业中占很重要的地位。其合金材料常用者有 Kovar、Alloy 42 以及磷青铜等，其成形的方式有模具冲切法及化学蚀刻法等。 , y& U+ N0 t E% X
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40、Lead Pitch脚距
- F9 b9 _5 {- }6 d! B指零件各种引脚中心线间的距离。早期插孔装均为 100mil的标准脚距，现密集组装SMT的QFP脚距，由起初的 50mil一再紧缩，经 25mil、 20mil、16mil、12. 5mil至9.8mil等。一般认为脚距在 25mil (0.653mm)以下者即称为密距(Fine Pitch)。 1 V4 l+ p7 ~& F' j+ u
7 ^, r9 @" }- j- n. H+ x! i41、Multi-Chip-Module (MCM) 多芯片(芯片)模块2 D. v; _7 i1 J) [" E9 u4 ?
这是从 90 年才开始发展的另一种微电子产品，类似目前小型电路板的IC卡或Smart卡等。不过 MCM所不同者，是把各种尚未封装成体的IC，以"裸体芯片"(Bare Chips)方式，直接用传统"Die Bond"或新式的 Flip Chip 或TAB 之方式，组装在电路板上。如同早期在板子上直接装一枚芯片的电子表笔那样，还需打线及封胶，称为COB(Chip On Bond)做法。但如今的 MCM 却复杂了许多，不仅在多层板上装有多枚芯片，且直接以"凸块"结合而不再"打线"。是一种高层次 (High End) 的微电子组装。MCM的定义是仅在小板面上，进行裸体芯片无需打线的直接组装，其芯片所占全板面积在 70％以上。这种典型的MCM共有三种型式即 (目前看来以D型最具潜力)： MCM-L：系仍采用PCB各种材质的基板(Laminates)，其制造设傋及方法也与PCB完全相同，只是较为轻薄短小而已。目前国内能做IC卡，线宽在5mil孔径到 10 mil 者，将可生产此类 MCM 。但因需打芯片及打线或反扣焊接的关系，致使其镀金"凸块"(Bump)的纯度须达99.99％，且面积更小到1微米见方，此点则比较困难。MCM-C：基材已改用混成电路(Hybrid)的陶瓷板(Ceramic)，是一种瓷质的多层板(MLC)，其线路与Hybrid类似，皆用厚膜印刷法的金膏或钯膏银膏等做成线路，芯片的组装也采用反扣覆晶法。MCM-D：其线路层及介质层的多层结构，是采用蒸着方式(Deposited)的薄膜法，或Green Tape的线路转移法，将导体及介质逐次迭层在瓷质或高分子质的底材上，而成为多层板的组合，此种 MCM-D 为三种中之最精密者。 3 N4 r1 H1 Z% H5 N2 k
% U4 s3 T. `0 {# ]42、OLB(Outer Lead Bond)外引脚结合
& t; ]2 {3 k+ s8 r是"卷带自动结合"TAB(Tape Automatic Bonding)技术中的一个制程站是指TAB 组合体外围四面向外的引脚，可分别与电路板上所对应的焊垫进行焊接，称为"外引脚结合"。这种TAB组合体亦另有四面向内的引脚，是做为向内连接集成电路芯片(Chip 或称芯片)用的，称为内引脚接合(ILB)，事实上内脚与外脚本来就是一体。故知TAB技术，简单的说就是把四面密集的内外接脚当成"桥梁"，而以OLB 方式把复杂的IC芯片半成品，直接结合在电路板上，省去传统IC事先封装的麻烦。
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7 m Z- i7 I4 v; P43、Packaging封装，构装8 Z) w4 v' c# X# K
此词简单的说是指各种电子零件，完成其"密封"及"成型"的系列制程而言。但若扩大延伸其意义时，那幺直到大型计算机的完工上市前，凡各种制造工作都可称之为"Interconnceted Packaging互连构装"。若将电子王国分成许多层次的阶级制度时(Hierarchy)，则电子组装或构装的各种等级，按规模从小到大将有：Chip(芯片、芯片制造)，Chip Carrier(集成电路器之单独成品封装)，Card(小型电路板之组装)，及Board(正规电路板之组装)等四级，再加"系统构装"则共有五级。
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1 s! _% ~* a, T) T Y7 g44、Passive Device(Component)被动组件（零件）' d1 t; y( I# b
是指一些电阻器(Resistor)、电容器(Capacitor)，或电感器(Incuctor)等零件。当其等被施加电子讯号时，仍一本初衷而不改变其基本特性者，谓之"被动零件"；相对的另有主动零件(Active Device)，如晶体管(Tranistors)、二极管(Diodes)或电子管(Electron Tube)等。 & A4 z/ ~' e. K. N8 e8 \, v U& [5 f
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45、Photomask光罩+ ?0 H: L3 ?! L# g
这是微电子工业所用的术语，是指半导体晶圆(Wafer)在感光成像时所用的玻璃底片，其暗区之遮光剂可能是一般底片的乳胶，也可能是极薄的金属膜(如铬)。此种光罩可用在涂有光阻剂的"硅晶圆片"面上进行成像，其做法与PCB很相似，只是线路宽度更缩细至微米(1～2μm)级，甚至次微米级(0.5μm)的精度，比电路板上最细的线还要小100倍。(1 mil＝25.4μm)。
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- v9 U$ I2 c+ ^1 F46、Pin Grid Array(PGA)矩阵式针脚封装
6 f8 s0 t( D, |4 t9 }是指一种复杂的封装体，其反面是采矩阵式格点之针状直立接脚，能分别插装在电路板之通孔中。正面则有中间下陷之多层式芯片封装互连区，比起"双排插脚封装体"(DIP)更能布置较多的I/O Pins。附图即为其示意及实物图。 1 {1 w6 }( _ v$ R- ~, X
" T w7 V8 l- ]9 ~& L) X' B47、Popcorn Effect爆米花效应
; O. R1 }' _& q+ L原指以塑料外体所封装的IC，因其芯片安装所用的银膏会吸水，一旦未加防范而径行封牢塑体后，在下游组装焊接遭遇高温时，其水分将因汽化压力而造成封体的爆裂，同时还会发出有如爆米花般的声响，故而得名。近来十分盛行P-BGA的封装组件，不但其中银胶会吸水，且连载板之BT基材也会吸水，管理不良时也常出现爆米花现象。
f7 W! ~& t" ]! q, t1 P" K+ E- ?* ]$ C% R" v6 \/ _0 f3 o' b
48、Potting铸封，模封
! Q2 }& A% V! G* Y+ S指将容易变形受损，或必须隔绝的各种电子组装体，先置于特定的模具或凹穴中，以液态的树脂加以浇注灌满，待硬化后即可将线路组体固封在内，并可将其中空隙皆予以填满，以做为隔绝性的保护，如TAB电路、集成电路，或其它电路组件等之封装，即可采用Potting法。Potting与Encapsulating很类似，但前者更强调固封之内部不可出现空洞(Voids)的缺陷。 ' J# L* O S8 v! e
3 @6 t# |$ B6 @7 j, f49、Power Supply电源供应器! M+ e0 z h9 Q2 J* U
指可将电功供应给另一单元的装置，如变压器(Transfomer)、整流器(Rectifier)、滤波器(Filter)等皆属之，能将交流电变成直流电，或在某一极限内，维持其输入电压的恒定等装置。
' o0 x/ {1 S- u2 P' L9 e4 ?5 z* R& M' |( r7 ]2 I& B8 r
50、Preform预制品
5 h/ S) m: h0 g常指各种封装原料或焊接金属等，为方便施工起见，特将其原料先做成某种容易操控掌握的形状，如将热熔胶先做成小片或小块，以方便称取重量进行熔化调配。或将瓷质IC 熔封用的玻璃，先做成小珠状， 或将焊锡先做成小球小珠状，以利调成锡膏(Solder Paste)等，皆称为Preform。 ' z* p1 t# K$ C8 i
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51、 Purple Plague紫疫/ M% k# Q, i9 B5 v* ~
当金与铝彼此长久紧密的接触，并曝露于湿气以及高温(350℃以上)之环境中时，其接口间生成的一种紫色的共化物谓之Purple Plague。此种"紫疫"具有脆性，会使金与铝之间的"接合"出现崩坏的情形，且此现象当其附近有硅(Silicone)存在时，更容易生成"三元性"(Ternary)的共化物而加速恶化。因而当金层必须与铝层密切接触时，其间即应另加一种"屏障层"(Barrier)，以阻止共化物的生成。故在TAB上游的"凸块"(Bumping)制程中，其芯片(Chip)表面的各铝垫上，必须要先蒸着一层或两层的钛、钨、铬、镍等做为屏障层，以保障其凸块的固着力。(详见电路板信息杂志第66期P.55)。
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7 w; W3 C: b. S0 R1 \ c: |( h$ J52、Quad Flat Pack(QFP)方扁形封装体: A8 ~+ z8 W1 J# [1 J' G! y
是指具有方型之本体，又有四面接脚之"大规模集成电路器"(VLSI)的一般性通称。此类用于表面黏装之大型IC，其引脚型态可分成J型脚(也可用于两面伸脚的SOIC，较易保持各引脚之共面性Coplanarity)、鸥翼脚(Gull Wing)、平伸脚以及堡型无接脚等方式。平常口语或文字表达时，皆以QFP为简称，亦有口语称为Quad Pack。大陆业界称之为"大型积成块"。
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53、Radial Lead放射状引脚
2 F$ @4 B. P9 z1 p指零件的引脚是从本体侧面散射而出，如各种DIP或QFP等，与自零件两端点伸出的轴心引脚(Axial lead)不同。
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* d, l$ Q2 ?& P9 }; E2 l54、Relay继电器
2 {3 o+ S* P4 }+ ?7 U是一种如同活动接点的特殊控制组件，当通过之电流超过某一"定值"时，该接点会断开(或接通)，而让电流出现"中断及续通"的动作，以刻意影响同一电路或其它电路中组件之工作。按其制造之原理与结构，而制作成电磁圈、半导体、压力式、双金属之感热、感光式及簧片开关等各种方式的继电器，是电机工程中的重要组件。
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55、Semi-Conductor半导体
( T" ?1 f9 z+ \! J. i9 o9 Y7 l指固态物质(例如Silicon)，其电阻系数(Resistivity)是介乎导体与电阻体之间者，称为半导体。 * _9 o: ]" A( X/ i( \
& L7 Z7 U7 u, c8 j56、Separable Component Part可分离式零件7 [* `8 ^* w% p. X( P5 ]9 h" j
指在主要机体上的零件或附件，其等与主体之间没有化学结合力存在，且亦未另加保护皮膜、焊接或密封材料(Potting Compound)等补强措施；使得随时可以拆离，称为"可分离式零件"。 2 l: X4 [3 y" f7 R
1 b1 @% D" z. C, A4 e8 ^* j
57、Silicon硅
) Y* q8 F3 p& S% L9 W是一种黑色晶体状的非金属原素，原子序14，原子量28，约占地表物质总重量比的25％，其氧化物之二氧化硅即砂土主要成份。纯硅之商业化制程，系将 SiO2 经由复杂程序的多次还原反应，而得到99.97％的纯硅晶体，切成薄片后可用于半导体"晶圆"的制造，是近代电子工业中最重要的材料。
2 j" A6 K- n; ~) d, N- V0 g. [ N- O( X; M" {) C
58、Single-In-line Package(SIP)单边插脚封装体. |# P6 ], ?0 p7 M3 `2 m
是一种只有一直排针柱状插脚，或金属线式插脚的零件封装体，谓之SIP . [( P" r# J: K c6 ~; X
5 Z& C5 |6 ]5 x5 C. G4 C) c; w) u( Y59、Solder Bump焊锡凸块
- U! N5 O4 _! ]. a' A6 Z$ | Q芯片(Chip)可直接在电路板面上进行反扣焊接(Filp Chip on Board)，以完成芯片与电路板的组装互连。这种反扣式的COB覆晶法，可以省掉芯片许多先行封装 (Package) 的制程及成本。但其与板面之各接点，除PCB需先备妥对应之焊接基地外，芯片本身之外围各对应点，也须先做上各种圆形或方形的微型"焊锡凸块"，当其凸块只安置在"芯片"四周外围时称为FCOB，若芯片全表面各处都有凸块皆布时，则其覆晶反扣焊法特称为"Controlled Collapsed Chip Connection"简称C4法。 0 o1 g# I, }, I' j8 c7 @4 e8 r2 D
) u; E9 o9 q/ q2 ?- q& k
60、Solder Colum Package锡柱脚封装法
4 d& ^ l& n8 {& ^& {# i是IBM公司所开发的制程。系陶瓷封装体 C-BGA以其高柱型锡脚在电路板上进行焊接组装之方法。此种焊锡柱脚之锡铅比为90／10，高度约150mil，可在柱基加印锡膏完成熔焊。此锡柱居于PCB与 C-BGA之间，有分散应力及散热的功效，对大型陶瓷零件 (边长达35mm～64mm)十分有利。
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61、Spinning Coating自转涂布
1 w. s# M9 S& C; y+ u4 {半导体晶圆(Wafer)面上光阻剂之涂布，多采自转式涂布法。系将晶圆装设在自转盘上，以感光乳胶液小心浇在圆面中心，然后利用离心力 (Centrifugal Force)与附着力两者较劲后的平衡，而在圆面上留下一层均匀光阻皮膜的涂布法称之。此法亦可用于其它场合的涂布施工。 ( |3 T0 d4 i; `; N' ?; x* O* } _
4 y3 ~- J" ?- g6 ]4 X
62、Tape Automated Bonding (TAB)卷带自动结合+ e3 a: W; p4 d ]& N! Z
是一种将多接脚大规模集成电路器(IC)的芯片(Chip)，不再先进行传统封装成为完整的个体，而改用TAB载体，直接将未封芯片黏装在板面上。即采"聚亚醯胺"(Polyimide)之软质卷带，及所附铜箔蚀成的内外引脚当成载体，让大型芯片先结合在"内引脚"上。经自动测试后再以"外引脚"对电路板面进行结合而完成组装。这种将封装及组装合而为一的新式构装法，即称为TAB法。此 TAB 法不但可节省 IC 事前封装的成本，且对 300 脚以上的多脚VLSI，在其采行 SMT 组装而困难重重之际，TAB将是多脚大零件组装的新希望(详见电路板信息杂志第66期之专文)。
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63、Thermocompression Bonding热压结合
' ^$ S( E) {% E. t: V- t I Z* `1 i是 IC的一种封装方法，即将很细的金线或铝线，以加温加压的方式将其等两线端分别结合在芯片(芯片)的各电极点与脚架(Lead Frame)各对应的内脚上，完成其功能的结合，称为"热压结合"，简称T.C.Bond。
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64、Thermosonic Bonding热超音波结合; E8 I o: a0 f
指集成电路器中，其芯片与引脚间"打线结合"的一种方法。即利用加热与超音波两种能量合并进行，谓之 Thermosonic Bonding，简称 TS Bond。 ( {& p9 ^$ {' c+ N1 S+ @
0 L2 ^7 w- Q* B# @& I$ x: w# c) ]
65、Thin Small Outline Packange(TSOP) 薄小型集成电路器
" k6 |% D* o. [$ y+ x; h小型两侧外伸鸥翼脚之"IC"(SOIC)，其脚数的约 20～48脚，含脚在内之宽度6～12mm，脚距0.5mil。若用于 PCMCIA或其它手执型电子产品时，则还要进一步将厚度减薄一半，称为TSOP。此种又薄又小的双排脚IC可分为两型； TypeⅠ 是从两短边向外伸脚，TypeⅡ是从两长边向外伸脚。 ' O6 B3 l& f" ]7 ^, R' \
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66、Three-Layer Carrier三层式载体& \# B U9 F+ u
这是指"卷带自动结合"(TAB) 式"芯片载体"的基材结构情形，由薄片状之树脂层(通常用聚亚醯胺之薄膜)、铜箔，及居于其间的接着剂层等三层所共同组成，故称为 Three-Layer Carrier。相对有"两层式载体"，即除掉中间接着剂层的TAB产品。 ' ?! Y# F+ Y* q: N
" n- K! ^+ K* G: p
67、Transfer Bump移用式突块，转移式突块
0 u3 \$ d1 g4 p A) J- O卷带自动结合式的芯片载体，其内引脚与芯片之结合，必须要在芯片各定点处，先做上所需的焊锡突块或黄金的突块，当成结合点与导电点。其做法之一就是在其它载体上先备妥突块，于进行芯片结合前再将突块转移到各内脚上，以便继续与芯片完成结合。这种先做好的突块即称为"移用式突块"。 2 u! L9 {3 t, [! q
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68、Transistor晶体管
6 ?3 t! `6 [+ L! H是一种半导体式的动态零件(Active Components)，具有三个以上的电极，能执行整流及放大的功能。其中芯片之原物料主要是用到锗及硅元素，并刻意加入少许杂质，以形成负型(n Type)及正型(p Type)等不同的简单半导体，称之为"晶体管"。此种 Transistor有引脚插装或SMT黏装等方式。 % {! e; w# J% V% X) E; ^2 v
' m) u/ c) D) D% y$ Q% F69、Ultrasonic Bonding超音波结合
; [% {2 h: ^$ ^9 s( h" t是利用超音波频率(约10 KHz)振荡的能量，及机械压力的双重作用下，可将金线或铝线，在IC半导体芯片上完成打线的操作。 ) l8 ~8 p# q$ z' }$ R
+ U- ~) t! K) K% w, m
70、Two Layer Carrier两层式载体5 i4 q1 ~: ?+ o2 P" n6 y8 k
这也是"卷带式芯片载体"的一种新材料，与业界一向所使用的三层式载体不同。其最大的区别就是取消了中间的接着剂层，只剩下"Polyimide"的树脂层及铜箔层等两层直接密贴，不但在厚度上变薄及更具柔软性外，其它性能也多有改进，只是目前尚未达到量产化的地步。 + {- m }9 m! ]! |' T
4 F! B8 Z9 {2 t0 X7 v5 E71、Very Large-Scale Integration(VLSI)极大规模集成电路器. r! @7 ~7 e" ?0 e! P
凡在单一晶粒(Die)上所容纳的半导体(Transistor)其数量在 8 万个以上，且其间互联机路的宽度在1.5μ(60μin)以下，而将此种极大容量的晶粒封装成为四面多接脚的方型 IC 者，称为 VLSI 。按其接脚方式的不同，此等 VLSI有J型脚、鸥翼脚、扁平长脚、堡型垫脚，等多种封装方式。目前容量更大接脚更多(如250脚以上)的 IC ，由于在电路上的 SMT 安装日渐困难，于是又改将裸体晶粒先装在 TAB 载架的内脚上，再转装于 PCB 上；以及直接将晶粒反扣覆装，或正贴焊装在板面上，不过目前皆尚未在一般电子性工业量产中流行。 $ h( ]2 u( A& @: m+ h
- a. @5 h9 D7 z% H" }! H72、Wafer晶圆
7 d5 w9 d8 J* s6 s: Y是半导体组件"晶粒"或"芯片"的基材，从拉伸长出的高纯度硅元素晶柱 (Crystal Ingot)上，所切下之圆形薄片称为"晶圆"。之后采用精密"光罩"经感光制程得到所需的"光阻"，再对硅材进行精密的蚀刻凹槽，及续以金属之真空蒸着制程，而在各自独立的"晶粒或芯片"(Die，Chip)上完成其各种微型组件及微细线路。至于晶圆背面则还需另行蒸着上黄金层，以做为晶粒固着(Die Attach) 于脚架上的用途。以上流程称为Wafer Fabrication。早期在小集成电路时代，每一个6吋的晶圆上制作数以千计的晶粒，现在次微米线宽的大型VLSI，每一个8吋的晶圆上也只能完成一两百个大型芯片。Wafer的制造虽动辄投资数百亿，但却是所有电子工业的基础。
; n/ r4 v5 }, m1 v* q0 V5 g9 w5 L* N' j( m F5 b8 z# @6 g
73、Wedge Bond楔形结合点
- z( G" a& j3 y K8 r. e. \7 ^半导体封装工程中，在芯片与引脚间进行各种打线；如热压打线 TC Bond、热超音波打线TS Bond、及超音波打线UC Bond等。打牢结合后须将金线末端压扁拉断，以便另在其它区域继续打线。此种压扁与拉断的第二点称为 Wedge Bond。至于打线头在芯片上起点处，先行压缩打上的另一种球形结合点，则称为 Ball Bond。左四图分别为两种结合点的侧视图与俯视图，以及其等之实物体。Welding熔接也是属于一种金属的结合(Bonding)方法，与软焊(soldering或称锡焊)、硬焊(Brazing)同属"冶金式"(Metallugical)的结合法。熔接法的强度虽很好，但接点之施工温度亦极高，须超过被接合金属的熔点，故较少用于电子工业。 6 D6 l; G1 S% A6 S, X
) Q* A$ N2 J( D5 z) T
74、Wire Bonding打线结合 L" Z7 [' @$ W$ L) t; h
系半导体 IC封装制程的一站，是自IC晶粒 (Die或 Chip)各电极上，以金线或铝线(直径3μ)进行各式打线结合，再牵线至脚架(Lead Frame)的各内脚处续行打线以完成回路，这种两端打线的工作称为 Wire Bond。 ' _5 \# m* U' n2 a' y
# U5 J1 B- y+ `# k75、Zig-Zag In-Line Package (ZIP)链齿状双排脚封装件
2 g& ?* |. x% N% B9 i+ @4 p. Y凡电子零件之封装体具有单排脚之结构，且其单排脚又采不对称"交错型式"的安排，如同拉链左右交错之链齿般，故称为Zig-Zag式。ZIP是一种低脚数插焊小零件的封装法，也可做成表面黏装型式。不过此种封装法只在日本业界中较为流行。 2 J p9 T: G( X
9 ^- ]+ I$ n% k. i* z! ^* I& n76、ASIC Application Specific Integrated Circuit
* @1 W0 s0 w. a" S& X特定用途之集成电路器是依照客户特定的需求与功能而设计及制造的IC，是一种可进行小量生产，快速变更生产机种，并能维持低成本的IC。 4 L# d6 n; H! L. o
; G* c. w# d! N d" s' z2 p! b9 |
77、BGA Ball Grid Array
% T1 {3 x1 E! B矩阵式球垫表面黏装组件(与PGA类似，但为S MD)
1 r+ r. }9 g$ K3 S5 v! I, e. q
6 c4 O5 y6 ~% r% ^0 g( P$ H. p78、BTAB Bumped Tape-Automated Bonding 5 b1 e; p& m8 x; U' K5 V- E6 n
已有突块的自动结合卷带指TAB卷带的各内脚上已转移有突块，可用以与裸体得片进行自动结合。 ( v- J% c* e1 S6 f5 w
) R, O4 h2 h- G5 [/ w. e
79、C-DIP Ceramic Dual -in-line Package
( Y4 |4 B& j' @8 h" n; I+ H& t瓷质双祭脚封装体(多用于IC) & z# G% w8 M4 I4 s ]
; w" {2 R( V) r g$ u0 K80、C4 Controlled Collapse Chpi connection
' O6 p9 ~8 d) [. X" G6 i9 ~可总握高度的裸体芯片反扣熔塌焊接
3 H* E4 i7 [' ]6 `* Q0 F- r: I/ C; {
81、CMOS Complimentary Metal-Oxide Semiconductor
- i& R G2 R# Q0 O) L2 _& t互补性金属氧化物半导体 (是融合P通路及N通路在同一片"金属氧化物半导体"上的技术) 9 U& ^9 s2 m( I( j- ~( H) O
# r1 S/ L# {" m' |2 ?
82、COB Chip On Board
# _( ~1 K. t0 b, ~5 g芯片在电路板上直接组装。是一种早期将裸体芯片在PCB上直接组装的方式。系以芯片的背面采胶黏方式结合在小型镀金的PCB上，再进行打线及胶封即完成组装，可省掉IC本身封装的制程及费用。早期的电子表笔与 LED电子表等均将采COB法。不过这与近年裸体芯片反扣组装法 (Flip Chip)不同，新式的反扣法不但能自动化且连打线 (Wire Bond) 也省掉，而其品质与可靠度也都比早期的COB要更好。 ; J, ]% r- f7 G, I+ K
2 d6 g- g/ E0 U83、CSP Chip Scale Package
: c1 ?; @7 D7 Z0 f9 a晶粒级封装
( @7 q0 t( A# x+ s
+ M4 W5 \% F8 K$ ?8 _4 B1 h84、DIP Dual Inline Package
* o+ Y6 n1 {0 X3 C7 m双排脚封装体 (多指早期插孔组装的集成电路器)
2 M& P: d# k0 K D D1 J. o/ O& N M" L$ q1 v6 D
85、FET Field-Effect Tranistor
9 e$ ?- x. W Q" N/ J: v; J/ Z场效晶体管利用输入电压所形成的电场，可对输出电流加以控制，一种半导体组件，能执行放大、振荡及开关等功能。一般分为"接面闸型"场效晶体管，与"金属氧化物半导体"场效晶体管等两类
; X/ P. e/ g! [ h% N7 U2 \) D" A* P; W0 U1 U6 e* k4 Q7 g
86、GaAs Gallium Arsenide (Semiconductor ) : \5 _. _; p8 \; k
砷化半导体是由砷(As)与 (Ga)所化合而成的半导体，其能隙宽度为1.4电子伏特，可用在晶体管之组件，其温度上限可达400℃。通常在砷化 半导体中其电子的移动速度，要比硅半导体中快六倍。GaAs将可发展成高频高速用的"集成电路"，对超高速计算机及微波通信之用途将有很好的远景。
% m) ?" m/ n( T0 Q% ]- G0 q5 f
3 Z% M- n& o, x- p; B6 M8 T1 {87、HIC Hybrid Integrated Circuit 9 _$ i, n4 S, A& D% \! R( j0 k
混合集成电路将电阻、电容与配线采厚膜糊印在瓷板上，另将二极管与晶体管以硅片为材料，再结合于瓷板上，如此混合组成的组件称为HIC。
0 s; N7 U1 {. v7 y. L1 u) s8 p; I+ v. ]
k9 n- W ~: I* B8 l9 J* e' _88、IC Integrated Circuit
: {& |; ]& p W3 _' w2 M集成电路器是将许多主动组件 (晶体管、二极管)和被动组件 (电阻、电容、配线)等互连成为列阵，而生长在一片半导体基片上 (如硅或砷化 等)，是一种微型组件的集合体，可执行完整的电子电路功能。亦称为单石电路 (Monolihic Circuits)。
) q6 i2 |5 T: L4 i) |' H2 h- E/ _" q7 f7 A- ^2 ^8 y0 \
89、ILB Inner Lead Bonding
3 }- j/ ^+ }' U) N# S内引脚结合是指将TAB的内引脚与芯片上的突块 (Bump ; 镀锡铅或镀金者)，或内引脚上的突块与芯片所进行反扣结合的制程。1 s2 w) R% U# E; ? I7 g4 }6 b
0 f/ e* _# B3 T) F. b1 ~90、KGD Known Good Die & u8 K) `% A: c
确知良好芯片 " _- G# Q3 X6 c9 I# Y$ `
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91、LCC Leadless Chip Carrier
7 N3 ]( j5 ~* s- B) Y! J无脚芯片载体(是大型IC的一种)
9 M+ l; r% z1 ? @! J3 o# o7 W2 h# m# h) G! v' t
92、LCCC Leadless Ceramic Chip Carrier 6 @5 s& `6 y2 o) L
瓷质无脚芯片载(大型IC的一种)
8 a8 V" j/ Z. U- h0 V
$ b, Z% e: b* D$ @6 L8 ?+ }2 J93、LGA Land Grid Array $ J3 G5 }, @1 R
焊垫格点排列指矩阵式排列之引脚焊垫，如BGA"球脚数组封装体"，或CGA"柱脚数组封装体"等皆属之。
% U4 r2 q4 q- D) [2 g& v& F( w8 v1 ]( Y6 o6 c
94、LSI Large Scale Integration
& Y" p. [. R1 [/ n6 q4 f& T大规模集成电路指一片硅半导体的芯片上，具有上千个基本逻辑闸和晶体管等各种独立微型之组件者，称为LSI。 % a* ^5 F( _) s% X% m% a! `
2 p; X* s. Y) h( T8 @95、MCM Multichip Module 8 {) S- g) M; {9 b9 A+ Z8 d
多芯片模块是指一片小型电路板上，组装多枚裸体芯片，且约占表面积 70% 以上者称为MCM。此种MCM共有 L、C及D等三型。L型(Laminates)是指由树脂积层板所制作的多层板。 C(Co-Fired) 是指由瓷质板材及厚膜糊印刷所共烧的混成电路板，D(Deposited)则采集成电路的真空蒸着技术在瓷材上所制作的电路板。 * N% C ~$ T- G% [
0 G) A3 J4 h# D7 h" U u8 u6 D, D
96、PGA Pin Grid Array + u3 h9 i2 Z! p* r8 \+ K- }. [, p
矩阵式插脚封装组件
! y7 i8 q1 \, c# X( @; s3 y. q5 z9 Y
$ r: X% M/ W. a: u2 I! i* T0 I8 [97、PLCC Plastic Leaded Chip Carrier
6 G. U: c% p" e/ B: s) i1 k有脚塑料封装芯片载体(胶封大型IC)
4 ~* b, H. ?! l3 s! b, ?
8 Y0 R+ S- ?8 }+ ~/ Q6 @: h98、QFP Quad Flat Package , o) J* l0 l! M( X& p1 T! S
四面督平接脚封装体(指大型芯片载体之瓷封及胶封两种IC)
}8 x) _5 r a' [0 m( [4 A& f& C1 q, t3 x! {
99、SIP Single Inline Package
* s" C' B/ q0 t2 n单排脚封装体 # s; M7 w+ X2 p G9 ~, w( }6 c, y
G9 F* e- B4 s1 R1 g
100、SOIC Small Outline Intergrated Circuit 6 V( M+ k3 ]5 Z
小型外贴脚集成电路器指双排引脚之小型表面黏装IC，有鸥翼脚及 J型脚两种。
! Z- H1 o$ H3 B/ l: [9 n
! [5 W' o+ L, }101、SOJ Small Outline J-lead Package 1 H% A+ T Y, G; i, v
双排J型脚之封装组件 7 d# k W! G5 ^6 _8 }. V
" x% T! P: C( V2 K s% Q$ H; z102、SOT Small-Outline Transistors " U9 M: g- C& t& j: t
小型外贴脚之晶体管 0 j& o1 V6 e. ?
- j9 @# f7 A* ^1 _) i* O, W103、TAB Tape Automatic Bonding 4 [3 k: X( t) j( P: O: n% L
卷带自动结合技术是先将裸体芯片以镀金或镀锡铅的"突块"(Bump)反扣结合在"卷带脚架"的内脚上 (ILB) ，经自动测试后，再以卷带架的外脚结合在电路板的焊垫上(OLB) ，这种以卷带式脚架为中间载体，而将裸体芯片直接组装在 PCB上的技术，称为"TAB技术"。 7 N7 g/ {. I6 O) s/ Y6 U/ u9 h
- a! Y( s" X3 v104、TCP Tape Carrier Package
! S8 I5 u7 l! n; |: v卷带载体封装(此为日式说法，与美式说法TAB"卷带自动结合"相同)
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105、TFT Thin Film Transistor 6 Q8 h* a8 r9 R
薄膜式晶体管可用于大面积LCD之彩色显像，对未来之薄型电视非常有用。
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# A% p0 Z+ ] _, `7 `% B% l2 O' A106、TSOP Thin Small Outline Plackage
5 [' v @# e! F; {$ N薄超型外引脚封装体是一种又薄又小双排脚表面黏装的微小IC，其厚度仅 1.27mm，为正统SOJ高度的四分之一而已。
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107、ULSI Ultra Large Scale Integration - q. ^& r' b# Q/ M) ]% X7 w
超大规模集成电路
: s2 B) m& @& s K) Z. ^0 w0 E5 G8 ?- \% {) h. v0 z0 h+ _
108、VHSIC Very High Speed Integrated Chips
* O4 a+ |/ i6 d极高速集成电路芯片
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