高水平的工艺良品率是生产性能可靠的芯片模并获得收益的关键所在。本章将结合影响良品率的主要工艺及材料要素对主要的良品率测量点做出阐述。对于不同电路规模和良品率测量点的典型良品率也在本章中列出。
目的
完成本章后您将能够：
1. 指出三个工艺良品率的主要测量点。
2. 解释晶圆直径，芯片模尺寸，芯片模密度，边缘芯片模数量和制程缺陷密度对晶圆电测良品率的影响。
3. 通过单步工艺制程良品率来计算出累积晶圆生产良品率。
4. 能够解释及计算整体工艺良品率。
5. 对影响制造良品率的四个主要方面作出解释。
6. 建立良品率相对时间的曲线来反映不同的工艺和电路成熟程度。
7. 解释高水平的工艺良品率和器件可靠性之间的联系。
良品率测量点
维持及提高良品率（yields）对半导体工业至关重要。任何对半导体工业做过些许了解的人都会发现，整个工业对其生产良品率极其关注。的确如此，半导体制造工艺的复杂性，以及生产一个完整封装器件所需要经历的庞大工艺制程数量，是导致这种对良品率超乎寻常关注的基本原因。这两方面的原因使得通常只有20%至80%的芯片模能够完成从投片开始的晶圆生产线全过程，成为成品出货。
对于大部分的制造工程师来说，这样的良品率看上去真是太低了。可是当我们考虑一下所面临的挑战，是要在极其苛刻的洁净空间中，在1/2平方英寸的芯片模范围内，制做出数百万个微米量级的元器件平面构造和立体层次，就会觉得能够生产出任何这样的芯片已经是半导体工业了不起的成就。
另外一个抑制良品率的重要方面是大多数生产缺陷的不可修复性。不象有缺陷的汽车零件可以被更换，这样的机会对半导体制造来说通常是不存在的。缺陷芯片或晶圆一般是无法修复的。在某些情况下没有满足性能要求的芯片可以被降级处理做低端应用。废弃的晶圆或许可以发挥余热，被用作某些制程工艺的控制晶圆或假片（见第6.5.1节及第7章中关于氧化工艺的讨论）。
除了以上这些工艺方面的因素外，规模化的量产也使得良品率益发重要。巨额的资金投入，高于工业界平均比例的工程技术人员使用，这些导致了半导体生产高昂的分摊成本。居高不下的分摊成本，加上激烈竞争使得产品价格持续下滑，驱使大部分芯片生产厂运行在一个大规模量产，高良品率的水平上。
基于所有这些原因，也就不难理解半导体工业对于良品率的执著了。大部分的设备和原材料供应商都以自己的产品可能提升良品率来作为推销的主要手段。同样，工艺工程部门也把维持和提高制程良品率当作本部门的主要责任。良品率在制程的每一站都会被计算出来，其中，三个主要的良品率被用来监控整个半导体工艺制程（图6.1）。
主要良品率测量点
生产工序 测量内容
晶圆产出数
晶圆生产部门- 良品率 = --------------
晶圆投入数
合格芯片模数
晶圆电测 – 良品率 = -----------------------
晶圆上的芯片模总数
终测合格的封装芯片模数
封装 – 良品率= --------------------------------------
投入封装生产线的合格芯片模数
图 6.1 主要良品率测量点
累积晶圆生产良品率
在晶圆完成所有的生产工艺后，第一个主要良品率被计算出来的。对此良品率有多种不同的叫法，如FAB良品率、生产线良品率，累积晶圆厂良品率，或CUM良品率。
晶圆厂CUM良品率用一个百分比来表示，可通过两种不同的计算方法得到。一种是用完成生产的晶圆总数除以总投片数。这种简单的计算方法在实际上很少被使用。因为大部分的晶圆生产线同时生产多种不同类型的电路。不同类型的电路拥有不同的特征工艺尺寸和密度参数。一条晶圆生产线经常是生产一系列不同的产品，每一种产品都有其各自不同数量的工艺步骤和难度水平。在这种情况下，将会针对每一类产品计算一个合成良品率。
一条晶圆生产线上会存有大量制程中的晶圆，这些晶圆的生产周期从4至6周不等。一类或更多类产品在制程中的某些地方受阻滞留，这种情况并非罕见。完成制程的晶圆很少与投入的晶圆直接对应。因此只是简单地使用投入与产出的晶圆数将很难反映每一种类型电路的真实良品率。
要得到CUM良品率，需要首先计算各制程站良品率（station yields），即以离开单一制程站的晶圆数比上进入此一制程站的晶圆数。
离开制程站晶圆数
制程站良品率 = --------------------------
进入制程站晶圆数
将各制程站良品率依次相乘就可得出整体的晶圆生产CUM良品率。
晶圆生产CUM良品率 = 良品率（制程站1）X良品率（制程站2）X…X良品率（制程站N）
图6.2列出了一个11步的晶圆工艺制程，与我们在第五章中使用的一样。图中第三列列出了各制程站的典型良品率。累积良品率列在第五列。对单一产品来说，从制程站良品率计算出的CUM良品率与通过晶圆进出计算出的良品率是相同的。也就是说对这一产品累积良品率与简单方法算出的CUM良品率是相等的。
工艺步骤 晶圆进 良品率* 晶圆出 累积良品率
1． 场氧化物
2． 源极/漏极光刻
3． 源极/漏极掺杂
4． 栅极区光刻
5． 栅极氧化
6． 接触孔光刻
7． 金属层淀积
8． 金属层光刻
9． 合金金属层
10． 钝化层淀积
11． 钝化层光刻
*所列良品率数值为特定工艺的典型数值
图6.2 累积（晶圆生产）良品率计算
典型的晶圆生产CUM良品率在50%到95%之间，取决于一系列的因素，我们接下来对此会做详细讨论。计算出来的CUM良品率被用于计划生产，或被工程部和管理者作为工艺有效性的一个指标。
晶圆生产良品率制约因素
晶圆生产良品率受到许多方面的制约。下面列出了五个制约良品率的基本因素，任何晶圆生产厂都一定会对它们进行严格的控制。这五个基本因素的共同作用决定了一个工厂的综合良品率。
1． 工艺制程步骤的数量
2． 晶圆破碎和弯曲
3． 工艺制程变异
4． 工艺制程缺陷
5． 光刻掩膜版缺陷
工艺制程步骤的数量
从图6.2中看出要得到85.9%的CUM晶圆生产良品率，每个单一制程站良品率必须高于90%。图表所示只是一个非常简单的11步工艺流程。ULSI电路需要50到100个主要工艺操作。到2012年，生产晶圆的主要工艺操作将达到600个。1每一个主要工艺操作包含几个步骤，每一个步骤又依序涉及到几个分步。能够在经过如此众多的工艺步骤后仍旧维持很高的CUM良品率，这一切显然应归功于晶圆生产厂内持续不断的良品率压力。在如此众多的工艺步骤作用下，电路本身越复杂，预期的CUM良品率也就会越低。
工艺步骤的增加同时提高了另外四个制约良品率因素对制程中晶圆产生影响的可能性。这种情况是所谓的数量专治。例如，要想在一个50步的工艺流程上获得75%的累积良品率，每一单步的良品率必须达到99.5%！专治在此类计算中更进一步表现为CUM良品率决不会超过各单步的最低良品率。如果一个工艺制程步骤只能达到50%的良品率，整体的CUM良品率不会超过50%。
每一个主要工艺操作都包含了许多工艺步骤及分步，这使得晶圆生产部门面临着日益升高的压力。在图示的11步工艺流程中，第一步是一个氧化工艺。一个简单的氧化工艺需要完成几个工艺步骤。它们是：清洗、氧化、和评估。它们中每一个都包含有分步骤。图6.3中列出了一个典型的氧化清洗工艺所包含的八个分步骤。每一个分步骤都存在污染晶圆、打碎晶圆，或者犯其它错误的机会。
工艺分步骤 对晶圆操作次数
1． 将晶圆从片匣中取出并放入清洗舟中 2
2． 晶圆清洗，漂洗，和烘干 1
3． 将晶圆从清洗舟中取出，检查，并放入氧化舟中 2
4． 将氧化舟从反应炉中取出 0
5． 将晶圆从氧化舟中取出并放回片匣中 1
6． 将测量晶圆从片匣中取出并进行测量 2
对晶圆操作总数 8
图6.3 氧化工艺的分步骤
对于商用半导体来说，75%的晶圆厂CUM良品率是赚取利润的底线，自动化生产线则要达到90%或以上的良品率。
晶圆破碎和弯曲
在晶圆生产过程中，晶圆本身会通过很多次的手工的和自动的操作。每一次操作都存在将这些易碎的晶圆打破得可能性。设想一下一片典型6英寸晶圆的厚度只有大约千分之25英寸。操作员需要具有小心操作晶圆的技巧，自动化的操作台必须被维护在良好的状态以使晶圆被打碎的可能性减为最小。
对晶圆多次的热处理使得晶圆更容易破裂。热处理造成的晶格结构上的损伤导致晶圆在后续步骤中增加破碎的机会。在一个手动的工艺制程中，还有机会对一片破碎的晶圆进行后续生产。可是自动化的生产设备只能处理完整的晶圆。因此，晶圆如果破碎，不论破碎大小，整片晶圆将被拒收并丢弃。
如果操作得当，硅晶圆相对而言易于操作，并且自动化的设备已经把晶圆的破碎降到了一个很低的水平。但是砷化镓晶圆就没有这么好的弹性，晶圆破碎是限制其良品率的主要因素。由于砷化镓电路和器件具有很高的性能和高昂的价格，所以在砷化镓生产线上，对破碎晶圆的继续生产是可能的，特别是通过手动的工艺。
在尽量减少晶圆破碎的同时，晶圆的表面在整个生产过程中必须保持平整。这一点对于使用光刻技术将电路图案投射到晶圆表面的晶圆生产至关重要。如果晶圆表面弯曲或起伏不平，投射到晶圆表面的图像会扭曲变形，并且图像尺寸会超出工艺标准。晶圆的弯曲主要归因于晶圆在反应管中的快速加热/冷却。（第七章中阐述了对这一问题的解决方案。）
工艺制程变异
在晶圆通过生产的各个工艺制程时，它会接受许多的掺杂、增层及光刻工艺制程，每一步都必须达到极其严格的物理特性和洁净度的要求。但是，即使是最成熟的工艺制程也存在不同晶圆之间、不同工艺运行之间，以及不同天之间的变化。偶尔某个工艺制程还会超出它的制程界限并且生产出不符合工艺标准的晶圆。工艺制程的自动化所带来的最大好处就是将这种工艺制程变异减至最小。
工艺工程和工艺控制程序的目标不仅仅是保持每一个工艺操作在控制界限之内，更重要的是维持相应的工艺参数稳定不变的分布。大多数的工艺制程都呈现为一个在数学上称作正态分布（normal distribution）的参数分布。本书在第15章中对这个分布作出了解释。这种分布也被称为中心极限分布（central theorem distribution），它的特点是大部分的数据点处于均值附近，距离均值越远，数据点越少。有时一个工艺制程的数据点都落在指定的界限内，但是大部分的数据都偏移至一端。 表面上看这个工艺还是符合工艺界限，但是工艺数据分布已经改变了，很可能会导致最终形成的电路在性能上发生变化，导致达不到标准要求。晶圆生产的挑战性就在于要保持各道工艺制程数据分布的持续稳定。
在整个晶圆生产工艺流程中，设有许多用来发现有害变异的检查和测试，以及针对工艺标准的周期性设备参数校准。这些检测一部分由生产部门人员来执行，一部分由质量控制部门来执行。所有这些检测以及工艺制程标准一定程度的变异。
工艺制程缺陷。工艺制程缺陷被定义为晶圆表面受到污染或不规则的孤立区域（或点）。这些缺陷经常被称为点缺陷（spot defects）。在一个电路中，仅仅一个非常小的缺陷就致使整个电路失效。这样的缺陷被称为致命缺陷（killer defects）（图6.11）。不幸的是，这些小的孤立缺陷不一定在晶圆生产过程中能够被检测出来。在晶圆电测时它们会以拒收芯片模的形式表现出来。
这些缺陷主要来源于晶圆生产区域涉及到的不同的液体、气体、洁净室空气、人员、工艺设备和水。微粒和其它细小的污染物寄留在晶圆内部或表面。这些缺陷很多是在光刻工艺时造成的。我们知道光刻工艺需要使用一层很薄很脆弱的光刻胶层，以便在刻蚀工艺中保护晶圆表面。在光刻胶层中任何由微粒造成的空洞或破裂将会导致晶圆表层细小的刻蚀洞。这些洞被称为针孔，是光刻工程师关注的一个主要方面。因此晶圆会被经常检查受污染程度，通常在每一个主要工艺步骤之后做此类的检查。缺陷密度超出允许值的晶圆将被拒收。SIA预计到2012年晶圆生产的整体缺陷密度将会由目前的水平被减低四倍（985个缺陷/平方米，对应DRAM产品98%良品率）。2
光刻掩膜版缺陷
光刻掩膜版是电路图样的母版，在光刻工艺中被复制到晶圆表面上。光刻掩膜版的缺陷会导致晶圆上的缺陷或电路图样的变形。一般有三种掩膜版引起的缺陷。第一种是污染物，例如在掩膜版透明部分上的灰尘或损伤。在进行光刻时，它们会将光线挡住，并且象图案中不透明部分一样在晶圆表面留下影像。第二种是石英版基中的裂痕。它们同样会挡住光刻光线并且/或者散射光线，导致错误图像和/或者扭曲的图像。第三种是在掩膜版制作过程发生的图案变形。它们包括针孔或铬点、图案扩展或缺失、图案断裂或相邻图案桥接（bridges）（见图6.4）。
图6.4 掩膜版缺陷：（a）点；（b）空洞；（c）包含；（d）突出；（e）断裂；（f）桥接。（源自：Solid State Technology, July 1993, Page 95.）。
器件/电路的尺寸越小，密度越高，并且芯片模尺寸越大，控制由掩膜版产生的缺陷也就越重要。
晶圆电测良品率要素
完成晶圆生产过程后，晶圆被送到电测测试机。在测试过程中，每一个芯片模将被按照器件的标准和功能性进行电学测试。每个电路会接受多达数百项的电子测试。在这些测试测量产品的电子性能的同时，它们也间接的衡量了晶圆生产工艺的精确性和洁净度。由于工艺制程固有的变异和无法检测的缺陷，晶圆可能在通过了所有制程中的检测后还有许多失效的芯片模。
晶圆电测是非常复杂的测试，很多因素会对良品率有影响。它们是：
1. 晶圆直径
2. 芯片模尺寸（面积）
3. 工艺制程步骤的数量
4. 电路密度
5. 缺陷密度
6. 晶圆晶体缺陷密度
7. 工艺制程周期
晶圆直径和边缘芯片模
半导体工业从引入硅材料起就使用圆形的晶圆。第一片晶圆直径还不到1英寸。从那时起，晶圆的直径就保持着持续变大的趋势，80年代末150毫米（6英寸）晶圆是特大规模集成电路的标准，90年代200毫米晶圆被开发出来并投入生产。预计在21世纪初直径300到400毫米的晶圆会投入使用。3
使用更大直径晶圆的驱动力来自于生产效率、不断增加的芯片模尺寸以及受晶圆电测良品率的影响。生产效率对晶圆尺寸的要求很容易被理解，虽然生产更大直径的晶圆会增加一些生产成本，但是晶圆上完整芯片模数会如图6.5所示呈现更快的增长。
增大的晶圆直径同时对晶圆电测良品率有正面的影响。图6.6中给出了两片晶圆，它们直径相同但是芯片模的尺寸不同。我们注意到较小尺寸的晶圆表面有很大一部分被不完整的芯片模覆盖，这些芯片模不能工作。如果其他条件相同，较大尺寸的晶圆凭借其上更多数量和更大比例的完整芯片模将拥有较高的良品率。
#完整芯片模=26 #完整芯片模=74
#边缘芯片模=18 #边缘芯片模=30
%边缘芯片模=41 %边缘芯片模=29
图6.5 晶圆直径增大对不完整芯片模比例的影响
相等的直径
芯片模尺寸
#完整芯片模
图例6.6 芯片模尺寸增加和晶圆直径增大的影响
晶圆直径和芯片模尺寸
芯片模尺寸增加的趋势是另一个推动晶圆直径增大的因素。从图6.6中看出增加芯片模尺寸而不增大晶圆直径将会导致晶圆表面完整芯片模的比例缩小。当芯片模尺寸增加时需用增大晶圆直径以维持很好的晶圆电测良品率。图6.7中列出了不同尺寸芯片模在不同直径晶圆上存在的数量。总之更大直径的晶圆拥有更好的成本效率。
晶圆直径和晶体缺陷
本书在第三章中介绍了晶体位错的概念。晶体位错是指在晶圆当中，由晶格的本地不连续性造成的缺陷点。位错在晶格的各处存在，并且与污染物和工艺缺陷密度一样，对晶圆电测良品率造成影响。
晶圆的生产过程也会造成晶体位错。它们发生在晶圆边缘有崩角和磨损的地方。这些甭角和磨损是由较差的操作技术和自动化操作设备造成的。被磨损的区域导致了晶体位错。不幸的是在后续的热处理中，晶体位错会向晶圆中心蔓延（图6.8），例如氧化和扩散工艺。晶体位错线伸入晶圆内部的长度是一个晶圆热力学历史的函数。也就是说，晶圆经受越多的工艺步骤和/或者越多的加热处理，晶体位错的数量越多，长度就越长，也就会影响更多数量的芯片模。对这个问题有一个显而易见的解决方案，增大晶圆的直径使得晶圆中心保留更多的未受影响的芯片模。
晶圆直径和工艺制程变异
在本章晶圆生产厂良品率部分讨论过的工艺制程变异会对晶圆电测良品率造成影响。在晶圆生产区域，工艺制程变异是通过随机抽样的方法来检测和测量的。检查抽样的固有特点使得并非所有的变异和缺陷都被检测到，因此通过检测的晶圆会有些许的问题。这些问题在晶圆电测时作为失效器件显示出来。
工艺制程变异在晶圆边缘发生的几率较高。在反应炉管内进行的高温工艺制程中，晶圆表面各处的温度总是有些不一致。温度的变化会导致晶圆一致性的改变。在晶圆外围边缘，加热和冷却的速度稍快一些，变异也会多一些。另一个导致这种晶圆边缘现象的因素是由于操作而接触晶圆边缘所带来的污染物和对晶圆各层的物理损伤。光刻工艺中，使用MASK-DRIVEN工艺制程（掩膜版整体投影，接近和接触式曝光）会存在工艺尺寸一致性的问题。光源系统带有中心区域一致性比边缘地区好的特点。对使用RETICLE-DRIVEN的光刻工艺制程（步进光刻机），由于曝光区域较小（一个或几个芯片模），使晶圆各处的图像畸变得以减小。
图6.8 晶体位错对不同直径晶圆的电测良品率的影响
所有这些问题导致了晶圆边缘的电测良品率较低，如图6.9所示。增大晶圆的直径，使其中部拥有更大的未受影响芯片模区，这对维持晶圆电测良品率有帮助。
.失效芯片模
图6.9 晶圆电测后合格芯片模的典型分布
芯片模面积和缺陷密度
与晶圆表面的缺陷密度对应，芯片模的尺寸也对晶圆电测良品率有一定的影响。图6.10显示了它们之间的关系。图6.10a给出了一片没有芯片模图案，只有5个缺陷的晶圆。它图示了这片晶圆的背景缺陷密度，也就是说综合了所有晶圆制造区域的因素，不论芯片模尺寸，产品类型，工艺控制要求，等等。图6.10b和c显示了同样的背景缺陷密度对芯片模面积不同的晶圆在电测良品率方面的影响。对于给定的缺陷密度，芯片模尺寸越大，良品率就越低。
（a） （b） （c）
#缺陷数=5 #缺陷数=5 #缺陷数=5
良品率= 良品率=
图6.10 缺陷对不同芯片模尺寸晶圆电测良品率的影响
电路密度和缺陷密度
晶圆表面的缺陷通过使部分芯片模发生故障从而导致整个芯片模失效。有些缺陷位于的芯片模不敏感区，并不会导致芯片模失效。然而，由于日益减小的特征工艺尺寸和增加的元器件密度，电路集成度有逐渐升高的趋势。这种趋势使得任何给定缺陷落在电路活性区域的可能性增加了，如图6.11所示，晶圆电测良品率将会降低。
失效 通过
图6.11 致命缺陷和非致命缺陷
工艺制程步骤的数量
工艺制程步骤的数量被认为是晶圆厂CUM良品率的一个限制因素。步骤越多，打碎晶圆或对晶圆误操作的可能性就越大。这个结论同样适用与晶圆电测良品率。随着工艺制程步骤的数量增加，除非采取响应措施来降低由此带来的影响，晶圆背景缺陷密度将增加。增加的背景缺陷密度会影响更多的芯片模，使晶圆电测良品率变低。
特征图形尺寸和缺陷尺寸
较小的特征工艺尺寸从两个主要方面使维持一个可以接受的晶圆电测良品率变得困难。第一，较小图像的光刻比较困难（见“光刻掩膜版缺陷“和第8章）。第二，较小的图像对甚至更小的缺陷承受力很差，对整体的缺陷密度的承受力也变得很差。最小特征工艺尺寸对允许缺陷尺寸的10:1定律已经被讨论过了。一项评估指出，如缺陷密度为每平方厘米1个缺陷，特征工艺尺寸为0.35微米的电路的晶圆电测良品率会比相同条件下的0.5微米电路低10%。4
工艺制程周期
晶圆在生产中实际被处理的时间是可以用天来计算的。但是由于在各工艺制程站的排队等候和工艺问题引起的临时的减慢，晶圆通常会在生产区域停留几个星期。晶圆等待时间越长，受到污染而导致电测良品率降低的可能性就越大。向即时生产方式的转变（见第15章）是一种提高良品率及降低由生产线存量增加带来的相关成本的尝试。
有消息称，台湾地区一项关于“放宽对台湾地区企业向大陆投资限制”的计划已经定案，该计划将允许台湾地区厂商在大陆使用0.18微米芯片制造技术。
目前，台湾地区的企业不能在大陆投资兴建高于0.25微米的产能。据台湾地区一个企业促进团体的声明，台湾地区经济部(MOEA)审议委员会将在年底前确定上述计划，届时将允许芯片厂商在大陆使用0.18微米工艺。据该团体称，台湾当局计划批准力晶半导体和茂德科技向大陆转移其8英寸晶圆厂。
台湾地区在今年4月份宣布，将允许封装和测试企业向大陆投资。但是据美台商会称，台湾地区尚未对任何此类投资颁发许可证，且申请流程尚在商议中。
除了对台湾地区放宽对大陆投资的限制表示赞赏之外，美台商会还敦促台湾地区继续促进海峡两岸技术自由化，并建议尽快确定0.18微米政策的转变。
昨天，2006年（第四届）泛珠三角集成电路联谊暨市场推介会在深圳的麒麟山庄举行。与往年不同，此届联谊会的范围已扩大到全国，来自全国7个IC产业基地的代表以及香港科技园的负责人均参加了此次盛会。会上，中国半导体行业协会（CSIA）理事长俞忠钰对中国半导体产业过去5年来取得的成绩进行了回顾，对近期的市场进行了展望，并且指出中国集成电路设计业的新思路：“中国IC设计公司不要太强调高技术水平的产品，而是要强调拥有自主知识产权、掌握核心技术、有品牌、有市场竞争力的产品。”这一发展思路的意义在于中国==对IC产业的指导思想已从追求高技术含量变成直接面对市场的需求，正在走上一条更务实的道路。“有市场竞争力才是最主要的，这是IC产业迫切需要面对的问题。”他指出。
俞忠钰：中国集成电路设计业发展新思路
俞忠钰分析说，虽然去年中国已成为全球集成电路的最大消耗国，所用集成电路占全球的24%以上，但是自供产品却少于10%，主要集成电路依靠进品。其中自给占比例较大的IC主要有模拟器件（需求量为617亿元，自供138亿元）、ASIC（需求量为93亿元，自供部分为33亿元以及逻辑器件（需求量为194亿元，自供部分为59亿元）。而主要依靠进口的器件包括ASSP（需求量为529亿元，自供极少）、CPU、MCU、内存、DSP以及外设IC等。
“我们面临非常大的进出口逆差，因此IC设计公司要面对市场需求。在十五期间，许多科研成果没有转换成生产力，距离推向市场的IC还有相当的距离，这是我们在十一五期要改进的问题。”俞忠钰说道。他特别强调了IC业要拥有自主知识产权，特别是中国加入了世界半导体理事会（WSC）。“有人将中国半导体行业协会加入WSC比喻为中国加入WTO一样重要，我很认同这个观点，”他说，“因此知识产权问题已经成为国内产业发展的最大挑战。”他称。为此，CSIA已于去年成立了知识产权部，今年又成立了“知识产权和产品创新专门工作委员会”，并且已将知识产权保护放入IC企业认证与年鉴要求中。“近期我们与SIA正在交流，有关工作已经展开。”他透露。他还透露，CSIA将通过介入中国标准的制定来加强知识产权保护，“CSIA正在介入中国移动存储标准的制定工作。”他称。
除面临巨大的进出口逆差、知识产权挑战外，中国半导体业目前面临的挑战还包括产业链失衡。俞忠钰指出：“中国的集成电路制造设备和材料也是严重受制于国外，现在正受到原材料市场短缺带来的影响。比如现有的多晶硅价格比去年上涨了3倍，材料供应严重不足。”此外，面临的挑战还包括缺少高层次的人才、资金投入不足、研发体系与市场体系不完美等困难。
虽然中国半导体业面临巨大挑战，但他对于过去5年来取得的成绩进行了肯定。并特别指出今年上半年中国集成电路产业表现出了强劲的上升势头。“今年上半年中国集成电路产业表现出54.8%的增长，比电子业30%的平均增长率高出近一倍。而去年中国集成电路的增长仅为30%。”俞忠钰说道。他特别指出，今年对中国集成电路产值贡献较大的是测试封装产业，“封装测试业的增长率已达到61%，比去年大幅增长，主要原因是今年几个大的封装测试厂开工，包括英飞凌苏州工厂、深圳赛意法以及新潮科技等。这些工厂今年一季度全是满负荷生产，该行业的利润是去年的3倍。”他讲述道。
回顾过去5年，他总结出中国集成电路产业的三个特点：一是生产规模不断扩大，年均增长已超过30%；二是技术水平提升快，2001年的主流技术水平是0.5um，而2005年的主流技术水平已达到0.18um，主要导入技术已达到0.13um，有些已开始导入90nm工艺；三是国有企业、民营企业以及外资企业三类IC公司竞相发展。在2005年中国集成电路产业销售额的分配中，封装测试占50%、制造占33%，而IC设计业占17%。“十一五间期IC业仍是我国的发展重点，关于鼓励中国集成电路设计业的相关政策将在7-8月出台。”他透露。
随技术进步，建厂费用呈指数增加，这时必然出现两种趋向：
各相关公司联合建厂
IBM、Infineon与UMC的联合
将更多业务交给Foundry，降低成本
Motorola已经表示到2001年，将有50%以上的产能需从外部提供
日本Kawasaki公司取消他们计划建设的0.18?m的工厂，代之以与Foundry的合作
制造集成电路的掩膜很贵。根据SemaTech报告，“一套130nm逻辑器件工艺的掩膜大约需75万美元，一套90 nm的掩膜将需160万美元，一套65 nm的掩膜将高达300万美元”。然而，每套掩膜的寿命有限，一般只能生产1 000个晶圆。工艺线投资的高成本和设计能力的普遍落后，导致多数工艺线走向代工(代客户加工，Foundry)的经营道路；电路设计、工艺制造、封装的分立运行为发展无生产线(Fabless)和无芯片(Chipless)集成电路设计提供了条件，为微电子领域发展提供了条件。
第0章 绪论
1. 根据工艺和结构的不同，可将IC分为哪几类？
根据工艺和结构的不同，可将IC分为三类：
① 半导体IC或称单片（Monolithic）IC，②膜IC，又可分为两种 ： 厚膜电路，薄膜电路；③混合IC（Hybrid IC）
按器件结构类型分类：双极集成电路，金属-氧化物-半导体(MOS)集成电路。
2. 用哪些技术指标描述集成电路工艺技术水平？
描述集成电路工艺技术水平的五个技术指标：集成度，特征尺寸，芯片面积，晶片直径，封装。
3. 为什么数字IC和模拟IC划分集成电路规模的标准不同？
因为数字IC中重复单元很多，而模拟IC中基本无重复单元。
4. 集成电路是哪一年由谁发明的？哪一种获得Nobel物理奖？
1958年以德克萨斯仪器公司的科学家基尔比(Clair Kilby)为首的研究小组研制出了世界上第一块集成电路，并于1959年公布了该结果。
获得2000年Nobel物理奖。
5. 为什么实现社会信息化的网络及其关键部件不管是各种计算机和/或通讯机，它们的基础都是微电子？
因为其核心部件是集成电路。几乎所有的传统产业与微电子技术结合，用集成电路芯片进行智能改造，都可以使传统产业重新焕发青春。电子装备更新换代都基于微电子技术的进步，其灵巧（Smart）的程度都依赖于集成电路芯片的“智慧”程度和使用程度。
6. 采用哪些途径来提高集成度？
提高微细加工技术；芯片面积扩大 ；晶圆大直径化；简化电路结构
7. 21世纪硅微电子芯片将沿着哪些方向继续向前发展？
1)特征尺寸继续等比例缩小，沿着Moore定律继续高速发展；
2)片上芯片（SOC）：微电子由集成电路向集成系统（IS）发展 ；
3)赋予微电子芯片更多的“灵气” ：微机械电子系统（MEMS）和微光电机系统（MOEMS），生物芯片（biochip）；
4)硅基的量子器件和纳米器件。
8. 对如下英文单词或缩写给出简要解释：
IC集成电路(Integrated Circuit， IC)
SSI小规模集成电路(Small Scale IC，SSI)
MSI中规模集成电路(Medium Scale IC，MSI)
LSI大规模集成电路(Large Scale IC，LSI)
VLSI超大规模集成电路(Very Large Scale IC，VLSI)
ULSI特大规模集成电路(Ultra Large Scale IC，ULSI)
GSI巨大规模集成电路(Gigantic Scale IC，GSI）
Wafer晶圆片，Foundry 标准工艺加工厂或称代客加工厂
IDM 集成器件制造商(IDM—Integrated Device Manufactory Co.),
IP core 知识产权核，fabless co. 无生产线公司（集成电路设计公司），chipless co. 无芯片公司（开发知识产权核公司），mp 微处理机，DSP数字信号处理，E2PROM 电可擦除可编程唯读存储器，Flash快闪存储器，A/D 模数转换，D/A 数模转换，SOI 绝缘衬底的硅薄膜(Silicon on Insulator)，SOS 兰宝石衬底外延硅结构(SOS-Silicon on Sapphire结构)
第1章 IC工艺
1. 硅集成电路制造工艺主要由哪几个工序组成？
1) 图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上； 2) 掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等； 3) 制膜：制作各种材料的薄膜
2. 制版的目的是什么？图形发生器（PG-pattern generator）是做什么用的设备？
制版是通过图形发生器完成图形的缩小和重复。在设计完成集成电路的版图以后，设计者得到的是一组标准的制版数据，将这组数据传送给图形发生器(一种制版设备)，图形发生器（PG-pattern generator）根据数据，将设计的版图结果分层的转移到掩模版上(掩模版为涂有感光材料的优质玻璃板)，这个过程叫初缩。
3. 图形转换工序由哪些步骤组成？
光刻与刻蚀工艺
4. 为什么说光刻（含刻蚀）是加工集成电路微图形结构的关键工艺技术？光刻工艺包括哪些步骤？
光刻是加工集成电路微图形结构的关键工艺技术，通常，光刻次数越多，就意味着工艺越复杂。另—方面，光刻所能加工的线条越细，意味着工艺线水平越高。光刻工艺是完成在整个硅片上进行开窗的工作。过程如下：
1) 打底膜（HMDS粘附促进剂），2)涂光刻胶， 3) 前烘， 4)对版 曝光， 5)显影， 6)坚膜， 7)刻蚀：采用干法刻蚀（Dry Etching），8)去胶：化学方法及干法去胶。
5. 说明光刻三要素的含义。
光刻三要素：光刻胶、掩膜版和光刻机
6. 正性胶(光致分解)和负性胶(光致聚合)各有什么特点？在VLSI工艺中通常使用那种光刻胶？ AZ-1350 系列是正胶还是负胶？
正胶：曝光后可溶，负胶：曝光后不可溶。
正胶的主要优点是分辨率高，在VLSI工艺中通常使用正胶。AZ-1350 系列是正胶。
7.常见的光刻方法有哪几种？接触与接近式光学曝光技术各有什么优缺点？
1)接触式光刻：分辨率较高，但是容易造成掩膜版和光刻胶膜的损伤。
2)接近式曝光：在硅片和掩膜版之间有一个很小的间隙(10～25mm)，可以大大减小掩膜版的损伤，分辨率较低
3)投影式曝光Stepper：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式
8. 说明图形刻蚀技术的种类与作用。
湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法
干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的
9. 掺杂工艺有几种？为了在N型衬底上获得P型区，需掺何种杂质？为了在P型衬底上获得N型区，需掺何种杂质？热扩散与离子注入工艺各有什么优缺点？
掺杂工艺分为热扩散法掺杂和离子注入法掺杂。为了在N型衬底上获得P型区，需掺Ⅲ价元素硼杂质。为了在P型衬底上获得N型区，需掺Ⅴ价元素磷、砷杂质。所谓热扩散掺杂就是利用原子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向硅中扩散并形成一定的分布。工艺相对简单，但掺杂浓度控制精确度差、位置准确度也差。离子注入是将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。
离子注入技术以其掺杂浓度控制精确、位置准确等优点，正在取代热扩散掺杂技术，成为VLSI工艺流程中掺杂的主要技术。 但需昂贵的设备和退火工艺。由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度在450℃~950℃之间，掺杂浓度大则退火温度高，反之则低。在退火的同时，掺入的杂质同时向硅体内进行再分布，如果需要，还要进行后续的高温处理以获得所需的结深和分布。
11. 通常用什么方法制作SiO2薄膜？
热氧化法：干氧氧化，水蒸汽氧化，湿氧氧化，干氧－湿氧－干氧(简称干湿干)氧化法；氢氧合成氧化；化学气相淀积法；热分解淀积法；
溅射法
12. 分别说明物理气相沉积和化学气相沉积在IC工艺中的两个应用实例。
CVD(CVD-Chimical Vapor Depositiom)是通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程，具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点。较为常见的CVD薄膜包括有： 二氧化硅（通常直接称为氧化层）， 氮化硅 ， 多晶硅， 难熔金属与这类金属之其硅化物 。
PVD(PVD-Physical Vapor Deposition)主要是一种物理制程而非化学制程。此技术一般使用氩等钝气体，在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。
13. 何谓场区和有源区？
一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，称为场区。有源区是制作晶体管的区域。
14. IC的后工序包括哪些步骤。
后工序包括：划片、粘片、压焊引线、封装、成品测试、老化筛选、打印包装。
15. 说明下列英文单词或缩写的含义:
PG图形发生器，Stepper投影式曝光，UV紫外光， DUV深紫外光， EUV极紫外光， CVD化学气相沉积，PVD物理气相沉积，APCVD常压化学气相淀积，LPCVD低压化學气相淀积，PECVD等离子增强化學气相淀积， DIP双列直插式封装，PGA插针网格阵列封装，BGA球栅阵列封装，SOP小外型封装，SOJ J型引线小外型封装，QFP四边出脚扁平封装，PLCC塑料J型有引线片式载体封装，SMT表面安装式封装。
集成电路的基本制造工艺 流程
1. 双极型IC的隔离技术主要有几种类型。
pn结隔离和绝缘介质隔离
2. 标准隐埋集电极隔离工艺 SBC—Standard Buried Collector Process
3. pn结隔离技术有何特点？N+埋层扩散起何作用？
利用反偏pn结的高阻抗特性达到电隔离的目的。它要求隔离槽必须接电路最低电位，
由于集成电路中的晶体管是三结四层结构，集成电路中各元件的端点都从上表面引出，并在上表面实现互连，为了减小晶体管集电极的串联电阻rCS，减小寄生PNP管的影响，在制作元器件的外延层和村底之间需要作N+隐埋层提供IC的低阻通路。N+埋层扩散起的作用是：减小集电极串联电阻，减小寄生PNP管的影响。为进一步降低集电极串联电阻rCS集电极接触区加磷穿透扩散（应在基区扩散之前进行）。
4. 在隔离岛上制作NPN型管的工艺流程最少需几块掩膜版？依工艺顺序写出各掩膜版的名称。
最少需六块掩膜版。
第一次光刻—N+埋层扩散，第二次光刻—P+隔离扩散，第三次光刻—P型基区扩散，第四次光刻—N+发射区扩散，第五次光刻—引线接触，第六次光刻—金属化内连线：反刻铝，
5. 对通隔离技术有何特点？
对通隔离技术可减小隔离槽的实际宽度。
6 . 简述P阱硅栅CMOS工艺流程，每次光刻的目地是什么？
1、光刻I---阱区光刻，刻出阱区注入孔
2、阱区注入及推进，形成阱区
3、去除SiO2，长薄氧，长Si3N4
4、光II---有源区光刻
5、光III---N管场区光刻，N管场区注入，以提高场开启VTF，减少闩锁效应及改善阱的接触。
6、长场氧，漂去SiO2 及Si3N4，然后长栅氧化层。
7、光Ⅳ---p管场区光刻（用光I的负版），p管场区注入， 调节PMOS管的开启电压，然后生长多晶硅。
8、光Ⅴ---多晶硅光刻，形成多晶硅栅及多晶硅电阻
9、光Ⅵ---P+区光刻，P+区注入。形成PMOS管的源、漏区及P+保护环。
10、光Ⅶ---N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。
11、长PSG（磷硅玻璃）。
12、光刻Ⅷ---引线孔光刻。PGS回流。
13、光刻Ⅸ---引线孔光刻（反刻AL）。
14、光刻Ⅹ---压焊块光刻。
首先，代工单位将经过前期开发确定的一套工艺设计文件PDK (Process Design Kits)通过因特网传送(或光盘等媒质邮寄)给设计单位，这是一次信息流过程。PDK文件包括工艺电路模拟用的器件的SPICE参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等元件和通孔(via)、焊盘等基本结构的版图，与设计工具关联的设计规则检查DRC (Design Rule Check)、参数提取(EXTraction)和版图电路图对照LVS (Layout-vc-Schematic)用的文件。设计单位根据研究项目提出的技术指标，在自己掌握的电路和系统知识基础上，利用PDK提供的工艺数据和CAD/DA工具，进行电路设计、电路仿真(或称之为“模拟”)和优化、版图设计、设计规则检查DRC、参数提取和版图电路图对照LVS，最终生成通常以一种称之为GDS-II格式的版图文件， 目前基本上都是通过因特网传送给代工单位。这也是一次信息流过程。
代工单位根据设计单位提供的GDS-II格式的版图数据，首先制作掩膜(Mask)，将版图数据定义的图形固化到铬板等材料的一套掩膜上。一张掩膜一方面对应于版图设计中一层的图形，另一方面对应于芯片制作中的一道或多道工艺。正是在一张张掩膜的参与下，工艺工程师完成芯片的流水式加工，将版图数据定义的图形最终有序地固化到芯片上。这一过程通常简称为“流片”。根据掩膜的数目和工艺的自动化程度，一次流片的周期约为2个月。代工单位完成芯片加工后，根据路程远近，利用飞机等不同的快速运输工具寄送给设计单位。
设计单位对芯片进行参数测试和性能评估，符合技术要求时，进入系统应用。从而完成一次集成电路设计、制造和测试与应用的全过程。否则就需进行改进和优化，才能进入下一次循环。
随技术进步，建厂费用呈指数增加，这时必然出现两种趋向：
各相关公司联合建厂
IBM、Infineon与UMC的联合
将更多业务交给Foundry，降低成本
Motorola已经表示到2001年，将有50%以上的产能需从外部提供
日本Kawasaki公司取消他们计划建设的0.18?m的工厂，代之以与Foundry的合作
制造集成电路的掩膜很贵。根据SemaTech报告，“一套130nm逻辑器件工艺的掩膜大约需75万美元，一套90 nm的掩膜将需160万美元，一套65 nm的掩膜将高达300万美元”。然而，每套掩膜的寿命有限，一般只能生产1 000个晶圆。工艺线投资的高成本和设计能力的普遍落后，导致多数工艺线走向代工(代客户加工，Foundry)的经营道路；电路设计、工艺制造、封装的分立运行为发展无生产线(Fabless)和无芯片(Chipless)集成电路设计提供了条件，为微电子领域发展提供了条件。
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